[Altera][Q2HB] Quartus II Integrated Synthesis
[Altera][Q2HB] Quartus II Integrated Synthesis
参照資料
"Quartus II Handbook Version 8.1", "Volume 1: Design and Synthesis", "Section III. Synthesis"
Synthesis Options
Optionの設定方法
Synthesis Attributes
- Synthesis Attributes in Verilog-1995 (Example 8–21.)
// synthesis <attribute> [ = <value> ] または /* synthesis <attribute> [ = <value> ] */
※ALTERA IP CORE や SOPC Builderの自動生成は,Verilogの場合コレになる.
- Synthesis Attributes in Verilog-2001 and SystemVerilog
(* <attribute> [ = <value> ] *)
Synthesis Directives
// synthesis <directive> [ <value> ] または /* synthesis <directive> [ <value> ] */
また,注意書きとして,以下のように記述されているので注意されたい.
Verilog HDL is case-sensitive; therefore, all synthesis directives are also case-sensitive.
オプション
Ignore translate_off and synthesis_off Directives
//synthesis translate_off この区間の記述はシミュレーションのみに影響を与える.//synthesis translate_on
Read Comments as HDL
//synthesis read_comments_as_HDL on // この区間のコメントにある記述は,synthesis時のみに有効となる.// Quartus IIのみか?(ModelSimは無視しているし.目的はシミュレーション記述とビヘイビア?とを混在させるため.)//synthesis read_comments_as_HDL off
注意事項
英語力の弱い人が適当に訳しています.自分では意味がわかるようにとれたものと,そうでないものとがあります.概要理解の参考にしていただければ幸いですが,オリジナルの英文を参照されることを強く推奨いたします.