[Altera][TSR] derive_pll_clocks

2008/11/24FPGA::QuartusIIimport

[Altera][TSR] derive_pll_clocks

Usage

derive_pll_clocks [-create_base_clocks] [-use_tan_name]

Options

-create_base_clocks
Creates base clocks on input clock ports of the design that are feeding the PLL
-use_tan_name
Use net names as clock names

Description

デザイン内のPLLか同様のリソースを特定し,そのクロック出力端子をgenerated clockとして生成します.複数のgenerated clockが,PLLがクロックスイッチ切り替えを使っているのであれば,各クロック出力端子毎に作られるでしょう.(1つは入力クロック端子inclk[0],一方はinclk[1]入力クロック端子).

デフォルトでは,このコマンドはPLLを駆動する入力クロックポートに基準クロック(base clock)を作りません.By default this command does not create base clocks on input clock ports that are driving the PLL. "create_base_clocks"オプションを使うとき,"derive_pll_clocks"もまたPLLを駆動する入力クロックポート上の基準クロックを作ります.When you use the create_base_clocks option, derive_pll_clocks also creates the base clock on an input clock port deriving the PLL.このオプションは既存のクロックを上書きしません.デフォルトでは,クロック名は出力クロック端子名と同じになります.ネット名を使う(同じ名前は,クラシックなTiming Analyzerが使います)ためには,"-use_tan_name"オプションを使用してください.


Example

project_open top
create_timing_netlist

# Create the base clock for the input clock port driving the PLL
create_clock -period 10.0 [get_ports sysclk]

# Create the generated clocks for the PLL.
derive_pll_clocks
update_timing_netlist

# Other user actions
report_timing
delete_timing_netlist
project_close


注意事項

英語力の弱い人が適当に訳しています.自分では意味がわかるようにとれたものと,そうでないものとがあります.概要理解の参考にしていただければ幸いですが,オリジナルの英文を参照されることを強く推奨いたします.