[UG] DDR and DDR2 SDRAM High-Performance Controller User Guide
2008/12/15
[SOPC][UG][IP] DDR_SDRAM_HP
refer to:"DDR and DDR2 SDRAM High-Performance Controller User Guide (ug_ddr_ddr2_sdram_hp.pdf)"
注意事項（document内部から場所を問わず抜粋）
論理合成時には，あらかじめTcl制約スクリプトを実行しておく必要がある．
ライセンス制約
OpenCore Plus Evaluationの場合：
time-limited device programming fileを生成する．このため，"Tethered"または"Untethered"による実行となる．時間制限にのみ縛られる場合*1か，JTAGケーブルにより接続されている状態が維持されている必要があります．
Functional Description
Signals
| Symbol | 説明 |
|---|---|
| global_reset_n input) | DDRSDRAMコントローラへの非同期リセット入力．全てのリセット信号は，この信号を同期化したものからなる．この信号がローレベルの間は，完全にALTMEMPHY megafunction（PLLも含む）をリセット状態にする． |
| pll_ref_clk (Input) | PLLへのリファレンスクロック入力． |
| phy_clk (Output) | megafunctionのユーザ向けシステムクロック．DDR high-performance controllerとの入出力信号は，このクロックに同期して行う必要がある． |
| reset_phy_clk_n (Output) | ユーザへのリセット信号．この信号は，phy_clkクロックドメインに同期してアサート・デアサートされる． |
| aux_full_rate_clk (Output) | ALTMEMPHY megafunctionがユーザに提供している代替クロック（alternative clock）．このクロックは，外部メモリインタフェースのように常に同じ周波数で走ります．\half-rate modeでは，このクロックはphy_clkの２倍の周波数で，2x clockが必要なときはいつも使えます．\full-rate modeでは，このクロックはphy_clk信号と同じPLL出力で駆動されます． |
| aux_half_rate_clk (Output) | ユーザ向け代替クロック．このクロックは常に外部メモリの半分の周波数で走っています．\フルレートモードのとき，このクロックはphy_clkの周波数の半分として使うことができます．例えば，half-rate bridge側に使うことができます．\ハーフレートモードのとき，このクロックはphy_clk信号のように，PLL出力と同じもので駆動されます． |
| dll_reference_clk (Output) | 外部でインスタンス化されるDLLに引き込まれる基準クロック． |
| reset_request_n (Output) | PLL出力がロックしていないときに示すリセット要求信号．他のシステムレベルリセットコントローラへの入力の，リセット要求としてこの信号を使う．PLLがロックしていない間は，この信号は常にローレベルです．\コレを使うどんなリセット回路も，レベル検出よりは立下りエッジでリセット要求を検出すべきではない．（＝レベルでやれ？） |
| soft_reset_n (Input) | SOPC Builderのためのエッヂ検出リセット入力で，使用するか，他のシステムリセット回路によって制御される．この信号は，PHYに対して完全なリセットをアサートする要因となるが，PHYで使われているPLLには使われない． |
| oct_ctl_rs_value (Input) | ALTMEMPHY信号は，シリアル終端の値を与えます．ALT_OCT megafunction出力"Seriesterminationcontrol"に接続されるべきです． |
| oct_ctl_rt_value (Input) | ALTMEMPHY信号は，パラレル終端の値を与えます．ALT_OCT megafunction出力"Parallelterminationcontrol"に接続されるべきです． |
| dqs_delay_ctrl_import (Input) | このALTMEMPHYインスタンス内で，他のALTMEMPHYインスタンスのDLLを使うことを許可します．DLLつきのALTMEMPHYインスタンスの外部ポートを，他のALTMEMPHYインスタンスの入力ポートへ接続してください． |
Creating A Simulation Testbench Environment
注意事項
英語力の弱い人が適当に訳して抜粋，補強しています．
あやしいな，と思ったらご指摘いただけますと幸いです．
なお，オリジナルの英文を参照されることを強く推奨いたします．