fpga(跡地)

[Altera][Q2HB][IP] SPI Core

refer to:"Volume 5: Embedded Peripherals"，"Section I. Off-Chip Interface Peripherals"，"7. SPI Core"

Core Overview

(略)SPIインタフェースは，よう使われている．SPI core with Avalon-interfaceは，SPIプロトコルを実装し，バックエンドでAvalon-MMインタフェースを提供する．

SPI coreは，SPIマスタかSPIスレーブのどちらかを実装できる．マスタとして設定したときは，SPI coreは３２個までの独立したSPIスレーブを制御できる．送受信のレジスタ幅は，１～３２ビットの間で設定可能です．より長い転送長はソフトルーチンでサポートされます．SPI coreは，転送が完了するごとにフラグする割込み出力を提供します．

Functional Description

SPI coreは以下の信号で同期通信を行います（SPIプロトコル）

このコアには，ユーザに見える柿のリソースがあります．

• MemoryMapped register\rxdata, txdata,status, control, slaveselect
• ４つのSPIインタフェースポート\sclk, ss_n, mosi, and miso

Instantiating the SPI Core in SOPC Builder

（なんともはやふつー過ぎて省略）

Software Programming Model

alt_avalon_spi_command()

int alt_avalon_spi_command(
	alt_u32 base, alt_u32 slave,
	alt_u32 write_length,
	const alt_u8* wdata,
	alt_u32 read_length,
	alt_u8* read_data,
	alt_u32 flags)

データ長8bit以下のSPIマスタ向けに設計されている．現状，データ長8bit以上のハードには対応していない．
この関数を一度呼ぶと，MOSIからデータを吐いて，MISOからデータを受け取ります．

1. slaveの指定されたslave chipselect信号をアサートします．IDはゼロオリジンです．
2. write_lengthバイトだけwdataから読み出して出力します．MISOからのデータは捨てます．
3. read_lengthバイトだけ，read_dataへデータを格納します．MOSIにはゼロを吐き続けます．
4. スレーブのselect信号をデアサートします．

コードは，以下のファイルを見ると把握できます．リード時の吐き捨てがマスタ出力ゼロで決めうちですね．
C:\altera\81\ip\altera\sopc_builder_ip\altera_avalon_spi\HAL\src\altera_avalon_spi.c

※SDカードへのアクセスの際には，1'b1での出力が必要と思う（ELMより．．．SD Spec.見たほうがいいか？）

問題点

SPIマスタのとき，動作クロックをWizardで定義することになるが，動的な変更が効かない
(ELM) MMCの使い方 より，

SPIモードの場合は、速度を制限する状態(OD駆動)が無いので、クロック切り替えなしで最初から20/25MHzでもOKです。

20MHz固定でもいいか...

SDカードをSPIモードで使うときの結論

IPコアは流用できるが，HAL・ドライバは使用できない．自前で制御レジスタをたたくべし．ソースコードの流用はできるだろう（あまりおいしく無いけれど）
→ よそのIPを拾ってこよう…．

[Altera][Q2HB][IP] Performance Counter Core

refer to:"Volume 5: Embedded Peripherals"，"Section V. Test and Debug Peripherals", "29. Performance Counter Core"

注意
performance counterは，複数clockを使用するシステム上では，CPU clockと同じdomainに配置すること．異なる場合はサイクル数から実時間へ正しく変換できない．(p.2453 "Multiple Clock Domain Considerations")

Core Overview

高精度パフォーマンスカウンタを提供するらしい．GNU profiler, gprofでも使得る模様．通常のInterval timerを利用することも可能．
３種類の測定方法については，"AN 391: Profiling Nios II Systems."にて述べる．

機能としては，クロックサイクルの計数と，イベント回数の記録である．それぞれ64bit/32bit精度を有す．

Software Programming Model

便利なマクロや関数が用意されている．カウンタの初期化，開始，停止，測定対象セクションの開始・終了を行う．測定結果についても，テキストベースで表を出力する関数を用意してある．

パフォーマンスカウンタの名称を"performance counter"とした場合で，section counterは１番目を用いる例である．

    PERF_RESET( PERFORMANCE_COUNTER_BASE );
    PERF_START_MEASURING( PERFORMANCE_COUNTER_BASE );
    PERF_BEGIN( PERFORMANCE_COUNTER_BASE, 1);
	// 測定対象となる処理 //
    PERF_END(PERFORMANCE_COUNTER_BASE, 1);
    PERF_STOP_MEASURING(PERFORMANCE_COUNTER_BASE) ;
    printf("%qu cycle \n", perf_get_section_time(PERFORMANCE_COUNTER_BASE, 1));

注意点としては，section timeのみを図りたい場合でも，total counterも起動する必要があること．また，printfでalt_u64の表示を行う場合には，書式装飾子"q"*1を付与する必要がある．

注意事項

英語力の弱い人が適当に訳して抜粋，補強しています．
あやしいな，と思ったらご指摘いただけますと幸いです．
なお，オリジナルの英文を参照されることを強く推奨いたします．

[SOPC][UG][IP] DDR_SDRAM_HP

refer to:"DDR and DDR2 SDRAM High-Performance Controller User Guide (ug_ddr_ddr2_sdram_hp.pdf)"

注意事項（document内部から場所を問わず抜粋）

論理合成時には，あらかじめTcl制約スクリプトを実行しておく必要がある．

ライセンス制約

OpenCore Plus Evaluationの場合：
time-limited device programming fileを生成する．このため，"Tethered"または"Untethered"による実行となる．時間制限にのみ縛られる場合*1か，JTAGケーブルにより接続されている状態が維持されている必要があります．

Functional Description

Signals

Creating A Simulation Testbench Environment

注意事項

英語力の弱い人が適当に訳して抜粋，補強しています．
あやしいな，と思ったらご指摘いただけますと幸いです．
なお，オリジナルの英文を参照されることを強く推奨いたします．

[SOPC][IP] PLL

refer to:"Volume 5: Embedded Peripherals"，"Section VI. Clock Control Peripherals", "31. PLL Core"

Core Overview

Avalon-MM I/Fをもつ，Stratixシリーズ/Cycloneシリーズ搭載のオンチップPLLコアである．PLLコンポーネントは，Mega FunctionのALTPLLを用いており，ラッパーコアとなる．SOPC Builderから実装するメリットとしては，status/control signalをMMレジスタからアクセス・参照することができる．

用途は，システム全域のクロック生成・モジュールの一部に供給するクロックの生成，である．

Function Description

PLL Status and Control Signals

ALTPLL Mega Fuctionはパラメタライズされていることから，ステータス・コントロール信号は可変長となる．所望のステータス信号・コントロール信号をSOPC Builder systemモジュール外に出すことができる．排他的に，Avalon-MM レジスタ経由でアクセスができる．

設定方法は，Instantiating the Core in SOPC Builderを参照のこと．

System Reset Considerations

FPGAのコンフィレグレーションにおいて，PLLコアは自動的にリセットします．PLLに与えられたリセット回路は，SOPC Builder systemモジュール全域へのリリースを解除する前に，PLLがロックすることを保障します．

注：PLLをリセットすることは，関連するSOPC Builder system moduleをリセットします．

Instantiating the Core in SOPC Builder

PLLコアは，ALTPLL Mega Functionを用いています．MegaWizardインタフェースを用いて，ユーザがステータス・コントロール信号の接続を指定します．
"PLL Setting"にて，ALTPLL MegaWizardを起動します．ここで，[1]Parameter Settingの"Inputs/Lock"ページで，"Lock output"グループに， Create "locked" outputチェックボックスがあります．これにチェックを入れると，PLL lock状態の信号が，SOPC Buidlerシステムモジュールのtop level moduleに出力されます．

その後，"Interface Page"にて，それの信号を出力する先を選択することができます．（registerかexportか）

※aresetは，PLLのみをリセットするのではなく，SOPC Builder system module全域をリセットします．

注意事項

英語力の弱い人が適当に訳して抜粋，補強しています．
あやしいな，と思ったらご指摘いただけますと幸いです．
なお，オリジナルの英文を参照されることを強く推奨いたします．

[Altera][MAVA]Avalon-MMの仕様

referto: mnl_avalon_spec.pdf

Signals

Avalonシステムでは，全ての信号はアクティブ-Highとなっている．postfixが"-n"と表記している信号は，アクティブ-Lowとして参照が可能な信号である．

基本的な信号

Wait-state信号

サンプルのチャートをみると，masterからのreadrequest/writerequestがアサートされたときに脊髄反射する必要があるみたい．コンポーネント自身がデータの準備ができていない場合に，デアサートしておいたほうが無難かもしれん．masterが常にwaitrequestを受けていても問題が無いかはわからんけど．

# 参照していないだろうし大丈夫かなぁ

Pipeline Signals

Burst Signals

Flow Control Signals

Reset Signals

Slave Interface Properties

waitrequest信号が含まれる場合は未使用となる．|

注意事項

英語力の弱い人が適当に訳して抜粋，補強しています．
あやしいな，と思ったらご指摘いただけますと幸いです．
なお，オリジナルの英文を参照されることを強く推奨いたします．