fpga(跡地)

[Altera][MAVA] Avalon-ST interface仕様概要

waveformは参照資料を見てください．WEBだけに頼るのは危険です：）

参照資料

"Avalon Interface Specifications" "Document Version: 1.1", "Document Date: October 2008", file:(mnl_avalon_spec.pdf) "6. Avalon Streaming Interfaces"

語彙

Avalon Streaming System

Avalon Streaming Systemは，１つ以上のAvalon-STコネクションを含むシステムです．Avalon-STコネクションは，sourceインタフェースから，sinkインタフェースへとデータを転送するものです．

Avalon Streaming Components

Avalon-STインタフェースを使う基本的なシステムは，コンポーネントと呼ばれる複数の機能モジュールを含みます．システムデザイナは，システムを実装するために，コンポーネントを設定・互いに接続します．

Source and Sink Interfaces and Connections

２つのコンポーネントを接続するとき，データはsource interfaceからsink interfaceに流れます．sinkインタフェースに接続されたsourceインタフェースの組み合わせは，接続（connection）として参照されます．

Backpressure

Backpressureは，sinkがsourceにデータ送信を停止するために通知できるようなメカニズムです．sinkは，基本的には，sinkのFIFOフルのときやsinkの出力ポートが停滞したときにデータの流れを止めるためにbackpressureを使います．
※backpressureはオプションです．

Transfers and Ready Cycles

転送（transfer）は，sourceインタフェースからsinkインタフェースへ伝播されるデータと制御のオペレーションです．データインタフェースでは，"ready cycle"は，sinkが転送可能な間のサイクルです．

Symbol

シンボルは，データの分割できない最小単位です．ほとんどのパケットインタフェースでは，シンボルはByte（バイトサイズ）です．１つ以上のシンボルが，１サイクル中に転送されるデータの１単位を構成します．

Channel

チャネル（channel）は，情報が２つのポート間を行き交うような，物理的または論理的なパスやリンクです．

Packet

パケット（packet）は，互いに転送されるデータと制御信号の集合です．パケットは，ルータを助けるためにヘッダを含むかもしれません．そして，他のネットワークデバイスは，正しい受けてにパケットを向けます（流します）．パケットフォーマットは，アプリケーションにより定義されます．この仕様で定義されません．Avalon-STパケットは，可変長に定義できたり，コネクション間でインタリーブさせることもできます．Avalon-STインタフェースでは，パケットの使用はオプションです．

Signals～インタフェース信号（"6.2.Avalon-ST Interface Signals"）

Packet Transfer Signals

Avalon-ST Interface Properties(6.3)

6.4.Typical Data Transfers

6.5.Data Transfer without Backpressure

6.6.Data Transfer with Backpressure

ハンドシェーク方法（with "Backpressure"）データ受信側が，ready(sink->source)をドライブする．アサートされていればデータを受け取れる状態にある．吐き出し側がデータを有し，受け側がreadyをアサートしていれば，チャネル番号，データ，エラー信号を乗せて，valid(source->sink)をアサートする．
アサートされていないときは，固定サイクルのレイテンシ待ちを入れるみたい？？

同じ土管で，チャネル番号を設けることができるが，使用方法はアプリケーション依存である．

• 例１：ポートナンバーとして使う
• 例２：ページナンバーとして使う
• 例３：timeslotインジケータとして使う

チャネル信号を使う場合は，各有効なサイクルにおけるデータ転送の全てが同じチャネルに属する．source（吐き出し側）は，成功した有効なサイクルで，異なるチャネルに変えるかもしれません．

"Backpressure"未使用のときは，souce側は"ready"信号をチェックしない．

6.7.Packet Data Transfers

前述のAvalon-STに加えて，下記の信号を要します．"startofpacket"，"endofpacket"，"empty"信号が追加されます．いずれも source->sink です．

• startofpacket
  パケット転送の開始タイミングを示します．
• endofpacket
  パケット転送の終了タイミングを示します．
• empty\endofpacketがアサートされたサイクルで参照する．複数シンボルを転送し，残りカスの数をのせる．（Specの絵を見たほうがわかりよいでしょう）

注意事項

英語力の弱い人が適当に訳して抜粋，補強しています．
あやしいな，と思ったらご指摘いただけますと幸いです．
なお，オリジナルの英文を参照されることを強く推奨いたします．

[Altera][Q2HB] Quartus II Integrated Synthesis

参照資料

"Quartus II Handbook Version 8.1", "Volume 1: Design and Synthesis", "Section III. Synthesis"

Synthesis Options

Optionの設定方法

Synthesis Attributes

• Synthesis Attributes in Verilog-1995 (Example 8–21.)

  // synthesis <attribute> [ = <value> ]
  または
  /* synthesis <attribute> [ = <value> ] */
  

※ALTERA IP CORE や SOPC Builderの自動生成は，Verilogの場合コレになる．

• Synthesis Attributes in Verilog-2001 and SystemVerilog

  (* <attribute> [ = <value> ] *)
  

Synthesis Directives

// synthesis <directive> [ <value> ]
または
/* synthesis <directive> [ <value> ] */

また，注意書きとして，以下のように記述されているので注意されたい．

Verilog HDL is case-sensitive; therefore, all synthesis directives are also case-sensitive.

オプション

Ignore translate_off and synthesis_off Directives

//synthesis translate_off この区間の記述はシミュレーションのみに影響を与える．//synthesis translate_on

Read Comments as HDL

//synthesis read_comments_as_HDL on // この区間のコメントにある記述は，synthesis時のみに有効となる．// Quartus IIのみか？（ModelSimは無視しているし．目的はシミュレーション記述とビヘイビア?とを混在させるため．）//synthesis read_comments_as_HDL off

注意事項

英語力の弱い人が適当に訳しています．自分では意味がわかるようにとれたものと，そうでないものとがあります．概要理解の参考にしていただければ幸いですが，オリジナルの英文を参照されることを強く推奨いたします．

[Altera][QSF] OUTPUT_ENABLE_GROUP

Syntax

set_instance_assignment -name OUTPUT_ENABLE_GROUP -to <to> -entity <entityname> <value>

Description

output enable group numberを指定したノードに設定します．

このオプションをONにすることは，Vref入力や双方向端子が存在するときに，Fitterに，指定されたノードをVrefグループで駆動される端子数の最大数の要求を違反しないため，output enable groupとして見るように伝えます．

双方向端子において，Fitterは全ての可能なピンを決定します．このことは，どの双方向ピンも，VREFグループ内の全ての双方向ピンのOutputEnable時に"in"として駆動されないときに，潜在的に"out"に駆動されることをさします．

For bidirectional pins,
 the Fitter determines all possible pins
  that may potentially drive out
   when any bidirectional pin is driving in by looking at the output enable of all the bidirectional pins in the VREF group.

この挙動は，Vrefグループが出力の最大数を上回る結果となり，フィットしない結果となる．'Output Enable Group'オプションを有効にすることは，ユーザに，指定したピンに対してoutput enable groupを指定することを許可します．このように，ユーザはデザイン内のピンが同時に"in"と"out"に駆動されるかを指定することを許可します．

Fitterは，Output Enable Groupを指定されることで，pinが分割されたOutput Enable Groupである時か，Output Enable Groupではない時に，pinが潜在的にoutputであることのみ考えます．どんなpinも"in"に駆動されないときに，VREFグループ内のoutputとなる総数を下げることができます．

結果的に，Fitterは双方向ピンの潜在的なoutput総数を数えない．また，法的な範囲（in the legal range）でのVREFグループのoutput数を数えない．

ユーザは，FitterがVREFグループのピンのoutput enable groupを検出できなかったときに，このオプションを onにするべきでしょう．例えば，Output Enableがステートマシンや組み合わせ回路から来るときが該当します．VREFグループが保障するoutput数に関する詳細な情報について，デバイスファミリのデータシートを参照ください．AlteraのWEBサイトのLiteratureセクションにあります．

Type

Integer

Device Support

省略．Cyclone1,2,3 と Stratix系は大丈夫でしょう

Notes

This assignment supports wildcards.

注意事項

英語力の弱い人が適当に訳しています．自分では意味がわかるようにとれたものと，そうでないものとがあります．概要理解の参考にしていただければ幸いですが，オリジナルの英文を参照されることを強く推奨いたします．

[Altera][TSR] derive_pll_clocks

Usage

derive_pll_clocks [-create_base_clocks] [-use_tan_name]

Options

-create_base_clocks

Creates base clocks on input clock ports of the design that are feeding the PLL

-use_tan_name

Use net names as clock names

Description

デザイン内のPLLか同様のリソースを特定し，そのクロック出力端子をgenerated clockとして生成します．複数のgenerated clockが，PLLがクロックスイッチ切り替えを使っているのであれば，各クロック出力端子毎に作られるでしょう．（１つは入力クロック端子inclk[0]，一方はinclk[1]入力クロック端子）．

デフォルトでは，このコマンドはPLLを駆動する入力クロックポートに基準クロック（base clock）を作りません．By default this command does not create base clocks on input clock ports that are driving the PLL. "create_base_clocks"オプションを使うとき，"derive_pll_clocks"もまたPLLを駆動する入力クロックポート上の基準クロックを作ります．When you use the create_base_clocks option, derive_pll_clocks also creates the base clock on an input clock port deriving the PLL.このオプションは既存のクロックを上書きしません．デフォルトでは，クロック名は出力クロック端子名と同じになります．ネット名を使う（同じ名前は，クラシックなTiming Analyzerが使います）ためには，"-use_tan_name"オプションを使用してください．

Example

project_open top
create_timing_netlist

# Create the base clock for the input clock port driving the PLL
create_clock -period 10.0 [get_ports sysclk]

# Create the generated clocks for the PLL.
derive_pll_clocks
update_timing_netlist

# Other user actions
report_timing
delete_timing_netlist
project_close

注意事項

英語力の弱い人が適当に訳しています．自分では意味がわかるようにとれたものと，そうでないものとがあります．概要理解の参考にしていただければ幸いですが，オリジナルの英文を参照されることを強く推奨いたします．

[Altera][TSR] get_pins

Usage

get_pins [-compatibility_mode] [-hierarchical] [-no_duplicates] [-nocase] [-nowarn] <filter>

Options

Description

デザイン内のピンのコレクションを返します．コレクション内の全てのピン名は，指定パターンとしてマッチします．ワイルドカードは，一度に複数のピンを選択するのに使えます．

このコマンドでは，以下の３つのTcl文字列マッチング方法があります．

• デフォルトの方法
• "-hierarchical"オプションを使う方法
• "-compatibility_mode"オプションを使う方法

デフォルトでは，１階層レベルを分割するために，次から'|'が使われます．特殊文字として扱われ，ワイルドカードにあわせる文字列マッチング実行時に，考慮に入れられます．

デフォルトマッチングスキームが有効なとき，指定されたパターンは絶対ピン名（absolute pin names）（全体の階層パスを含んだ名前）に対してマッチングされます．

パターン内の全ての階層レベルはレベルごとにマッチングされます．書式"|"のピン名は，マッチングに使われます．全cell名（full cell name）は，階層を考慮するために，複数のパイプ文字'|'を含めることに注意してください．

どんな含まれたワイルドカードも，たった1階層レベルしか参照しません．例えば，"*|*"と"*|*|*"は，それぞれ最も高い階層レベルと2番目の階層レベルとを参照するので，異なるコレクションを提供します．

"-hierarchical"マッチングスキームを使うとき，パイプ文字'|'は，特殊文字として扱われ，文字列マッチングの実行時に適用されます．このマッチングスキームは，階層構造を通して強制的に再帰的にに実行します．
指定されたパターンは関係するピンに対してマッチングされる．（どんな階層構造情報も含まれない，直接名（immediate name））
様式"|"のピン名がマッチングに使われます．"short cell name"は，パイプ文字（'|'）を含んではいけないことに注意してください．どのような含まれているワイルドカードも，関連するピン名にマッチするように拡張されます．
例えば，"*" と "*|*" は，前者が後者に拡張されるので，性格に同じピンにマッチします．

"-compatibility_mode"マッチングスキームは，全て，絶対的なピン名に対して（for full, absolute pin names.）Classic timing analyzerの文字列マッチング挙動を模擬します．

パイプ文字（'|'）は，ワイルドカードと使ったときに特殊文字として扱われません．デフォルトマッチングスキームは，ピンのみだけではなく，それらのピンから複製されたピンも返します．（前者のピンから，Quartusによって自動生成されるピンを参照ください（どこかにリンクしてるのかな））

複製されたピンを含めないようにするには，"-no_duplicates"オプションを使ってください．特定の型のコレクションを生成するのに使うwildcardのTcl list，または，TimeQuestextension置換規約が必要です．詳細は，"use_timequest_style_escaping"を参照ください．

Example

# Get regout pin of "reg" cell
get_pins -nocase reg|regout

# Create a collection of all pins of "reg" cell
get_pins reg|*

# Create a collection of all pins on the highest hierarachical level
set mycollection [get_pins *]

# Output pin names.
foreach_in_collection pin $mycollection {
  puts [get_pin_info -name $pin]
}

# Create a collection of all pins in the design
set fullcollection [get_pins -hierarchical *]

# Output pin IDs and names.
foreach_in_collection pin $fullcollection {
  puts -nonewline $pin
  puts -nonewline ": "
  puts [get_pin_info -name $pin]
}

注意事項

英語力の弱い人が適当に訳しています．自分では意味がわかるようにとれたものと，そうでないものとがあります．概要理解の参考にしていただければ幸いですが，オリジナルの英文を参照されることを強く推奨いたします．