NiosII関係メモ

2008/11/11FPGA::NiosIIimport

[Nios2]

QuartusII v8.1をベースにいじっていこうと考えています.とりあえず,年内はKIT DEV NIOS II CYCLONE III ED.を借用できることになったので,いじり倒していこうかと思います.*1


*1 : しかしこれ,LCD綺麗だし,メモリもデバイスも十分でっかいし,5万なら買ってもいいかなぁ

参照資料

ALTERAサイトの,
"ホーム > 製品情報 > 資料 > Nios II プロセッサ"から,資料を落としてきます.オンライン資料: Nios II プロセッサ(2008.Nov.11現在)から,一式拾っておきましょう.

QuartusIIからでも,ヘルプを押せばオンラインから章毎に分冊された資料やデータシートなどが開きますが,HandBook程度は拾って開いておくのがよいかと思います.

[NiosII] 知っておいたほうが良さそうな事項

2008/11/11FPGA::NiosIIimport

はじめに

このコンテンツは,のちほど編集をかけることになるでしょう.とりとめもなくメモを貼り付けていきます.面倒なので参考文献の引用は雑にしますし,思い込みで書いている部分もありますので御注意ください….

tp151_flairUpdate:2008年12月22日 26:47頃

[Nios2] AVALON BUS仕様

Avalon Memory Mapped Interface (Avalon-MM)

一般的な? device interface.メモリマップドI/Oとしてすべてを扱う.バスはセレクタのお化けになる模様.

  • 同期回路で構成した,一般的なADRs/DATAs/RD/WR/CLK/WAITによる読み書き制御.ByteEnableもついて,1~4byteアクセス可能.
  • R/WのWait Timeは固定にもできる.
  • Burst転送も有効にすると,Burst Count信号が増設され,Burst転送モードが発生しうるようだ....
  • Burst DRAM/SRAM/FLASHをつなぐときに有効,か.

ドキュメント直訳+α


Avalon Streaming Interface (Avalon-ST)

データフローが一方通行なもの向けのinterface.

  • Interfaceのポート名 [Source] → [Sink] の方向にデータが流れる.
  • scheduler/primitive命から見ると,[Sink]で受けて[Source]から吐き出すイメージ.
  • moduleのクチは,[Souce]からデータを吐く,[Sink]でデータを受ける.(Figure6-1を見れ)

ドキュメント直訳+α


Avalon Memory Mapped Tristate Interface

tri-state出力のBUS.I/O Padの消費量削減のための,chipの外とのinterface用.

  • 外付けSRAM,ZBT RAMの接続が可能.Avalon-TriState MM - Slave.Masterは存在しない.(BridgeがMasterとして振舞う?.interconnectはsyncroだから関係ないってことかな...)

Avalon Clock

  • 特にかくことないかな...

Avalon Interrupt

  • 通常の? 割込みコントローラ.priority encoderつき.(優先度回転とか高機能なものはない."IRQの若い者が強い"仕様のようだ.)

Avalon Conduit (導管) - SOPCの外とのinterface規格?

  • System BUS(System Interconnect Fabricとは離れている.moduleと外との土管..?)

[SOPC] 接続概念

AVALON BUSに接続するためのPortとして,MasterとSlaveが存在します.データ方向は基本的に一方向であり,双方向バスではないと思われる(未確認).

Masterが制御信号を主導し,Slaveに対して読み書きを促す.Slaveからはwait信号を受け付けることもできる(Masterが許容しないとダメか?).

テンプレートで,Master/Slave Portのコードは生成されるので,自作IP?も簡単に??繋ぐことができる.



[SOPC] ほかのfunction

[SOPC] SG-DMA(Scatter Gathering DMA)

丸カッコは,Master/Slave portの表記.

(S)CSRControl Status Register
(M)descriptor_readDescriptorをメモリにおいて,DMA moduleが値を読むのに使う(src/destなどがchain linkできる)
(M)descriptor_writeDescriptorをメモリにおいて,DMA moduleが値を書き込むのに使う(Status Areaがある)
(M)m_read/(M)write実際にデータをR/Wするためのクチ.(descriptorと共通にはならなかったようだ...)
(M)out/(S)inメモリから取ってきたデータを,別のモジュールへ吐き出すクチ.

ドキュメント直訳+α


[SOPC] Bridge

Master - Slaveのインターコネクトを途中で集約することで,大量の配線引き回しを抑制できる.

Bridgeを通すことで,信号強度も復帰するため,(レイテンシ増加はするが)fMaxをあげることが想像できる.

また,設定方法によって,以下の名称をもつようだ.

Pipeline Bridge

Burstを有効にしたとき?

ドキュメント直訳+α


Clock Crossing Bridge

ブリッジを挟んでクロックドメインが変わるとき.


[N2EVAL-3C25N] FLASH ROM(P28F256)について

"cyclone3_handbook.pdf" Active Parallel の説明を参照されたい.

接続については,Active Parallel(AP)によるconfigurationを行うため,FPGAの規定の端子へデバイスを接続する必要がある模様.
また,configuration後は,ソレに従うので,この物理接続を踏襲するようなpin assignが必要となる.
Wait信号は,asyncで使う分には不要(AP configuration ignores the WAIT signal during configuration mode.)であり,asyncroで使う場合には無視すればよい.(配線されているのであればinputにして捨てておく必要がある.optimizeにも注意)

CLK should be tied to a valid VIH level,
WAIT signal can be floated 
ADV# must be tied to ground.

"cyclone3_handbook.pdf"の更新履歴(May 2008 v2.0)より,"Removed RDY pin and replaced with a normal I/O to monitor the WAIT signal"とある.
"CycloneIII_SB_3C25.pdf" sheet 6では,FLASH_WAITがRDY/DQ1R3(Bank6,H13@EP3C25F324C8)に接続されているが,実体は未使用ということだろう.

アドレス信号についても,256Mbit FLASHなので,A25は未使用.schematic上は接続されているが,デバイス側NCとなっています.上位互換で,容量の大きいものを刺したときを考慮しているのでしょう.

信号メモ

control signals
	DCLK, clock(CLK)
	nRESET, active-low reset (RST#)
	FLASH_nCE, active-low chip enable (CE#)
	nOE, active-low output enable (OE#)
	nAVD, active-low address valid (ADV#)
	nWE, active-low write enable (WE#)
	general input, WAIT
adr/data signals
	DATA[15..0]
	PADD[23..0]


デバイスから探す端子設定用情報

I2Cインタフェース

I2C pin MAX II 内部結線 Direction HSMC name HSMC pin FPGA pin
HC_I2C_SCLKI2C_SCLK <= HC_I2C_SCLKFPGA.outputHSMC_SCLHSMC#34F3
I2C_SDATI2C_SDAT <=(MAX3378)<= HC_I2C_SDATFPGA.inoutHC_I2C_SDATHSMC#33E1

オーディオインタフェース

WM8731 pin MAX II 内部結線 Direction HSMC name HSMC pin FPGA pin
MCLKAUD_XCK <= HC_AUD_XCKFPGA.outputHSMC_CLKOUT0HSMC#39A1
BCLKAUD_BCLK <= HC_AUD_BCLKFPGA.outputHSMC_TX_p10HSMC#113E17
DAC_DATAUD_DACDAT <= HC_AUD_DACDATFPGA.outputHSMC_TX_n9HSMC#109R1
DAC_LRCKAUD_DACLRCK <= HC_AUD_DACLRCKFPGA.outputHSMC_TX_p9HSMC#107R2
ADC_DATHC_AUD_ADCDAT => AUD_ADCDATFPGA.inputHSMC_CLKIN0HSMC#40A9
ADC_LRCKAUD_ADCLRCK <= HC_AUD_ADCLRCKFPGA.outputHSMC_TX_n8HSMC#103M1

SDカードインタフェース(SPIアクセス時)

SD pin symbol name Direction HSMC name HSMC pin FPGA pin name
CMD/DIHC_SD_CMDFPGA.outputHSMC_D3HSMC#44FPGA-L6
DAT/DOHC_SD_DATFPGA.inputHSMC_D5HSMC#48FPGA-M3
DAT3/CSHC_SD_DAT3FPGA.outputHSMC_D8HSMC#53FPGA-N8
CLKHC_SD_CLKFPGA.outputHSMC_TX_p8HSMC#101FPGA-M2