fpga(跡地)

[NEEK] オーディオ出力（本日のデバッグ）

avalon-I2C module

opencores.comで公開されているI2C moduleを拾ってきて，バスインタフェース部分をAvalon仕様に変更して使おうとしています．

NEEKの場合は，SCKのPAD部に注意が必要です．Pull Upされていないので，FPGAがドライブする必要があります．実装例を以下に記します．

assign HC_I2C_SDAT = (sda_padoen_o==1'b0 ? sda_pad_o : 1'bz) ;

assign scl_pad_i = HC_I2C_SCLK ;
assign HC_I2C_SCLK = scl_padoen_o ;	// if module request SCL=1, then padoen=high.

シミュレーションしてみると挙動が変でした．信号を見ていくと，cr[7:4]のクリア動作が効いていないように見えます．夜を挟んで半日かけて気づくという失態をしてしまいましたが，問題箇所は自分で実装したこのあたり．
コーダーとしては最悪ですなｗ

	if (avs_s0_write==1'b1 && CmdReg_sel==1'b1 && core_en==1'b1)
		if (avs_s0_byteenable[0]==1'b1)
			cr <= avs_s0_writedata[7:0] ;
	else begin
		if (done | i2c_al)
		  cr[7:4] <= #1 4'h0;			// clear command bits  when done or	 when aribitration lost
		cr[2:1] <= #1 2'b0;				// reserved bits
		cr[0]	<= #1 1'b0;				// clear IRQ_ACK bit
	end

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[Quartus II][HDL]今日の不思議：constant functionが作れない？

状況

parameter化を行うため，カウンタに必要なビット数を得たいと考えた．同様のVHDL実装は，FPGAの部屋で紹介されていました．どこかで見かけたなぁと思ったら，Verilog2001-LRMの"constant function"の使い方として紹介されていました．

ところが，QuartusII v8.1（SOPC Builderのmodule登録時のAnalysis）にてsynthesisを試みたところ，エラーが出てきました．エラーはVerilog codeの中にコメントで記します．

妄想

function文が，constantを返すと認識していないようですねぇ．\QuartusIIの制限事項にでも記載されているのかしら(未確認)．Verilog-2001対応のはずですよね...

とりあえずcounter変数をintegerとして逃げました．regでビット幅を指定すると，余計なレジスタを作らないので安心なのですが．integerならbit幅違いや定数のビット数指定が抜けてもwarningが出ないので見た目が気持ち良いというか何というか…．

	parameter CLK_DIVIDER = 2 ;
	localparam CLK_DIVIDER_WIDTH = clogb2(CLK_DIVIDER) ;
	// Error: Error (10192):
	// Verilog HDL Defparam Statement error at avalonif_dai.v(49):
	// value for parameter "CLK_DIVIDER_WIDTH" must be constant expression File: ----


//////////////////////////////////////////////////////////////////////
// Verilog LRM "10.3.5 Use of constant functions"
//

// define the clogb2 function
  function integer clogb2;
    input depth;
    integer i,result;
    begin
      for (i = 0; 2 ** i < depth; i = i + 1)
        result = i + 1;
      clogb2 = result;
    end
  endfunction

参考（VHDLでのLOG2実装例）

ttp://www.opencores.org/cvsweb.cgi/~checkout~/AVR_Core/VHDL/AVRuCPackage.vhd?rev=1.1.1.4;content-type=text%2Fplain

勝手に持ってきたのでこっそりと(ぇ

-- Functions
function LOG2(Number : positive) return natural is
  variable Temp : positive := 1;
  begin
    if Number=1 then
      return 0;
    else
      for i in 1 to integer'high loop
        Temp := 2*Temp;
          if Temp>=Number then
            return i;
          end if;
      end loop;
    end if;
end LOG2;
-- End of functions

はじめに

SPIコアのコメントで，長船さんからSDカードアクセスまで動作した実績のIPを開示いただいた．これをNEEKに組み込んでみようというネタ．

動作確認ができたのでクローズ．HDL開示は別記事にて予定...

問題発生

いただいたVHDLコードをとりこんで，SOPC Builderで論理合成をパス．しかし，Nios II IDEで作ったコードをダウンロード実行してもSDカードのIDLEへの遷移が確認できず（デバッガによるトレース）．

実績のあるIPであることから，端子割付やタイミング設定が怪しまれる．ModelSimは，WEB editionだとVerilog-HDLとVHDLの混在シミュレーションができない*1．

勉強もかねて，Verilog-HDLへの移植を行うこととした．

やったこと/やってること/やろうとしていること

やったこと～１

• 机上確認
  • Verilog移植\OK＠6/Jan./2009\長船さんから公開していただいたSPI interface IPを元に移植．FatFSも最近のものへと置換した．\レジスタ初期化漏れをsimulationで検出し，修正済み．\（実使用上は問題ない．合成時にロジックが増えるかもしれないので，ゲート数削減のためにリセット時未初期化にしたのかもしれない．）\OK＠7/Jan./2009\tclを手動編集：set_interface_property avalon_slave_0 addressSpan 1024\TOPレベルモジュールのport宣言でin/outを間違っていた．\Timeout検出用のカウンタ(FRC)の実装漏れ…．あとで処理しようとして放置していた．ボケとる．
  • Simulation確認\たぶんOK＠6/Jan./2009\制御レジスタへのアクセス，SCKtxdatレジスタの変化を確認できた．
  • ピンアサイン確認\SDまわり問題なしぽい．@1650訂正\TOP moduleにて，DI/DOを逆に接続していた．下表のようにまとめてみると間違いに気づけるわ…．\本日実機を持ってきていないのでここまで．\参考：NEEKの端子一覧（まとめなおして移動するかも?）

• 実機確認
  • signal測定\レベル確認（アナログ），SCK確認，SDI確認（SD挿入時）．（TxDataは0xFFなので変化しない）
  • タイミング確認(実時間)\\

何か出ているならロジアナで吸い上げてタイミングを確認する．

• SD応答確認

期待通りならSDカードを取り替えたりして確認する．

やったこと～２

ModelSim(WebEdition)にて，タイミング確認．

• DMA機能を使わず，SPI部のみを使った動作確認\→正常に動作した
• DMA機能のステートマシンチェック\→シミュレーションレベルでは正常そう
• DPRAMアクセス\write機能が無かったのでエイヤで実装した．\byte enableを使ってBYTEアクセスを許容し，write時にもDMA転送ができるように見越しても良いだろう．

最終日のオチ

• Verilogへの移植の際に実装漏れ，実装ミスがあった．
• MegaWizardで生成したDualport RAMブロックについても，出力段にレジスタを入れていたため，リードレイテンシ２でのCPU読み出しが成功するときとしないときがあった．\NiosII IDEから8bit/16bit/32bitアクセスを行った際に，連続・ステップ実行・Memory Dumpで読み出せる値が変化したことから明確になった.

※32bit接続のIPであっても，NiosIIのDynamicBUS sizing?により必要な値（BYTE）だけを正しく取得することができた．おそらくarbitorのあたりでうまいことやってるのだろう．

メモ

SPI/MMCインタフェースIPの移植

Avalon-MM I/Fの参考にさせていただきました．Quartus II 8.1の SOPC builderにある，Wizardを使ったりしながら再構築．tclファイルを作らせるために，Wizardを使ったほうが便利かもしれません（慣れればテキストのほうが早いか?）．

当初はAvalon-MMの読み出しにレイテンシ２としていたのが不思議であったが，メモリセルのレイテンシであることが理解できた．レジスタリードについては，常にデコードしており，chipselect信号がアサートされればreaddataに正しい値が出力される．

レイテンシ０の場合って，前段のDDがアドレス・制御信号を出した次のクロックで出力をラッチするんですよね...アービタも通るし，配置制約として効いてきそうな気がしますねぇ．

動作としては，SDからリード時に，IP内のDPRAMへ指定ワード数だけデータ転送を行うIPでした．CPUのポーリング動作が要らないので便利そうです．
書き出しはCPU転送になっているようですが，現状読み出ししか考えて無いので問題なし．

拡張してAvalon-ST source portとしてデータクラスタだけ吐き出せると旨いかもしれないですね．ストリーミング再生時，CPUを介さずに音声なり動画なりを再生させることができそう．
まだまだ先の話ですが

モジュールのアドレス空間

※offsetは，32bit word指定．CPUからのアドレスは x4して見える．※使用メモリ256Word = 1024Byte = 10bit

ビットフィールド

status(MMC IF status)

dmastatus

[QuartusII] WEB editionでJTAGクロックにremoval error

前回，[QuartusII] TimeQuestのaltera_reserved_tckのremoval errorということで，長船さんにコメントをいただいた件を検証してみた．
タイトルに答えを書いている気がしないでもないが...(汗;

Subscription Licenseが有効な場合

各種IPもライセンスvalidateされている状態なので，JTAG接続の必要は無い．
結果としては，SRからの回答もあったように，removal timing errorの発生も無い．
むしろ，altera_reserved_tckがclockとしてリストアップされない．Technology MapViewerにて，PostMapping後の該当回路周辺を見てみると，以下のようになっていた．

なんかaltera_internal_jtagのポートが記憶と異なる...

Subscription Licenseが無効な場合（WEB edition）

いわゆるWEB editionでも見てみた．

どうだろうか．赤枠で囲った３つのポートが増えていることがわかるだろう．

• SHIFTUSER
• CLKDRUSER
• UPDATEUSER

timing errorを出していたのはこの余計な信号生成とかが絡んでいるせいと思われる．また，発生する条件も，これら追加された信号のあたりと推定するため，通常動作中には悪影響はなく，JTAG切断時やtime out時にタイミング違反となる可能性があるのかもしれない．

したがって，本件は問題ナシとしてcloseする．

この辺りを見てしまうと，NiosIIライセンスなしでQuartus II/SOPC Builderを使い続けるのは，色々とライセンス問題で泣かされそうな予感がしてくる．

評価に影響がないように... と考えるとあれか，30日の機能評価版を使えということか．WEBで情報が少ない理由はココにあるのかもしれないな...

儂はどう動くべきなんだろうかな．

Nios IIコアを捨てて，テキトウなCPUコアを持ってくるのも一つだろう．SOPC BuilderのGUIは捨てるのが惜しいので，Avalonシステムは継承したいところだな...

とりあえずもう少し何かカタチができるまでは続けよう...

いただいたIPを使ってファイルアクセスを試したいところですが，中間フォロー資料を先に作らせていただきたく．今週中には第一報を出します．*1

altera_reserved_tckのremoval error

Nios IIのCPUコアを使ったときの話．
いつものようにWarningが大量に出てきているので，自動生成ファイルを含めて中身を眺めていた．ふと，cpu.sdcを見るとこのようなコメントが見つかる．

#**************************************************************
# Timequest JTAG clock definition
#   Uncommenting the following lines will define the JTAG
#   clock in TimeQuest Timing Analyzer
#**************************************************************

確かに，clockが１つだけunconstraintになっていた．これのせいですな．
で，これをコメントインするとですね，表題の問題にぶちあたるわけです．

※画像は"新規ウィンドウで開く"を推奨

前提条件

折角会社で(ryServiveRquestで問い合わせて見ていますが，未解決．アドバイスをいただいたのもコミで，とりあえず下記の設定で試しています．

cpu.sdc

以下をコメントインする．

create_clock -period 10MHz {altera_reserved_tck}
set_clock_groups -asynchronous -group {altera_reserved_tck}

そして，以下の一行をgenerated clockも制約に追加（SRにより追記OK）

set_clock_groups -asynchronous -group {altera_internal_jtag|tckutap}

setting

Project右クリック→settingを開く．で，hold timingを保障するように頑張ってくれるらしい．

結果

Quartus II WEB editionを使うと，こうなった．家と会社の自前PCと師のPCでも同様．

コレに対して，同じプロジェクトを送付してあるのだけれど，errorはでないというコメントであった．
とりあえず，サブスクリブ版でも試してみようかと思う．試してもらう，が正解か(縛

申し訳ないが，コレの確認ができるまではcloseできない...？

デフォルトでコメントアウトされていたので，無視していたのだけれど，特に問題なく動いてそうなんですよね．JTAG-UARTが入ってるとまずいかと思ってみたりもしたのだけれど，抜いても同じだった．
QuartusIIがFitting（配置配線）を諦めたと考えるべきなのだろうか．そのわりにはそんなWarningらしきものは出てないようだしなぁ．この手のTipsてどこかに落ちてないのだろうか...

Warningゼロは不可能に近いことは承知しているが，SOPC Builderだけでペタペタ作ってこれだけWarningが出てくるのも怖いわけですよ．HDL真面目に触りだして短いのもあるけれど，CでいうならばWarningの理由を全て把握した上でないと，安心して出荷できないじゃないですか．

PerlでHDL記述を自動生成したりしているようだけれど，Verilogのビット幅指定を端折っていたりする．これでもWarningは出てくるのだけれど，こういう感じで理解しているものは無視できる．しかし，Timing errorを無視するわけにはいかないだろう…．

妄想～要因の追求

ちなみに．
今回の発生箇所周辺をTechnology Map Viewer(Post-Fitting)で覗いてみた．エラー発生箇所は，外部からのJTAG信号を，ALTERAが開示していないIP（TAP controllerかな？）を介した後の信号で発生しているように見える．

removal timing errorの絵も理解できないので，それも問題なわけだが．hold time相当という理解なのだけれど，図示させてみるとこんな感じ．

launch edge/latch edgeともに，altera_reserved_tckなのだけれど，slack計算がわからん．
Data Arrival Pathが，非同期クリアに入っているので，Data Required Pathが入るときにhold timeが必要ということなのですよね．

tckのクロックは100nSec（10MHz）としているのだが，この8.808nSecというのは，非同期クリアのためのhold timeというわけか．
で，altera_internal_jtagの中身が全く見えないのが問題を切り分けられない要因．たしかにtckが入ってきているが，updateuser信号へも伝播しているのか．遅延時間が出ているからこのとおりか...だとすると，この部分の非同期リセットは保障されないということでF.A.？

では，何故Quartus IIは頑張ってFittingしようとしてくれないのか．つーか，制約満たせなくてもエラーで止まらないのか．

という感じで，ひきずりつつ今週終了＼(^o^)／