[Q2HB] Video Sync Generator

2008/12/04 FPGA::ALTERA_IP_COREimport

[Altera][Q2HB][IP] Video Sync Generator

refer to: "Volume 5: Embedded Peripherals", "Section IV. Peripherals", "23. Video Sync Generator and Pixel Converter Cores"

Core Overview

video sync generator coreはRGBフォーマットのピクセルデータの連続したストリームを許容し，適切なタイミングでoff-chipのDisplayコントローラにデータを出力します．

"pixel converter core"は，ピクセルデータをvideo sync generatorコアが要求するデータフォーマットに変換します．
（訳注：使用想定図を貼り付けましょう．．）Avalon-MM経由でSG-DMAがデータを吸い上げ，Avalon-STとしてFIFOに吐き出し．FIFO（32bit）からPixel Converter（32bit->24bit）を経由して，DataFormatAdapterへ．そこで8bit x 3beatに変換されて，VideoSyncGenに流れ込む．

Instantiating the Core in SOPC Builder

Parameter

Horizontal Sync Pulse Pixels	H-syncパルス幅をピクセル単位で指定する．
Total Vertical Scan Lines	1videoフレームあたりの全ライン数を指定する．これには，（表示）行数・垂直Blankライン数・垂直フロントポーチライン数の和である．
Number of Rows	videoフレームごとの有効なスキャンライン数を指定する．
Horizontal Sync Pulse Polarity	H-syncパルスの極性を指定する．0:active low,1:active high
Horizontal Front Porch Pixels	有効なピクセルの後ろに続く，ブランキングピクセルの数を指定する．この区間では，Avalon-ST sinkポートからLCDへのデータ出力ポートへのデータフローはない．
Vertical Sync Pulse Polarity	V-syncパルスの極性を指定する．0:active low,1:active high
Vertical Sync Pulse Lines	V-syncパルス幅を，行数で指定する．
Vertical Front Porch Lines	有効なラインが後ろに続く，ブランキングライン数を指定します．この区間では，Avalon-ST sinkポートからLCDへのデータ出力ポートへのデータフローはない．
Number of Columns	行ごとの有効なピクセル数を指定します．
Horizontal Blank Pixels	有効なピクセルに先行する，ブランキングピクセルの数を指定します．この区間では，Avalon-ST sinkポートからLCDへのデータ出力ポートへのデータフローはない．
Total Horizontal Scan Pixels	一行あたりのそうピクセル数を指定する．この値は，（有効な）列数・水平ブランキングピクセル数・水平フロントポートピクセル数の和となる．
Beats Per Pixel	１ピクセルを転送するために必要なbeat数を指定します．有効な値は１か３です．このパラメタは，"Data Stream Bit Width"の倍数を乗じたときに，１ピクセルあたりの総ビット数に一致しなくてはならない．このパラメタは，以下の数式に示すように，動作クロック周波数に影響を与えます．\[bf:Operating clock frequency = (Beats per pixel) * (Pixel_rate)]\ ただし， [bf:Pixel_rate (in MHz) = ((Total Horizontal Scan Pixels) * (Total Vertical Scan Lines) * (Display refresh rate in Hz))/1000000.}
Vertical Blank Lines	有効な行に先行するブランキングライン数を指定します．
Data Stream Bit Width	入力データ・出力データの幅

Signals

Global Signals

Signal Name	Width (Bits)	Direction	Description
clk	1	input	System Clock
reset	1	input	System Reset

Avalon-ST Signals

data	variable	input	入力ピクセルデータ．データ幅は，パラメタ"Data Stream Bit Width"で定義される．
ready	1	output	この信号は，VideoSyncGeneratorがピクセルデータの受信準備ができたときにアサートされます．
valid	1	input	Avalon-ST valid信号
sop	1	input	Avalon-STのStartOfPacket信号
eop	1	input	Avalon-STのEndOfPacket信号

LCD Output Signals

rgb_out	variable	output	表示データ．データ幅は，パラメタ"Data Stream Bit Width"で定義される．
hd	1	output	水平同期パルス
vd	1	output	垂直同期パルス
den	1	output	この信号は，VideoSyncGeneratorコアが有効なデータを出力したときにアサートされる

注意事項

英語力の弱い人が適当に訳しています．
自分では意味がわかるようにとれたものと，そうでないものとがあります．概要理解の参考にしていただければ幸いですが，オリジナルの英文を参照されることを強く推奨いたします．
また，自分なりに理解して解説したり，参照した資料などへのリンクも記述していますが，ALTERA社の検閲は入っておりません．
入門者の敷居を下げるべく，説明文の誤り指摘や修正案等のコメントをいただけますと幸いです．

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