fpga(跡地)

[Altera][Q2HB][IP] Avalon-MM Pipeline Bridge

Component Overview

Avalon-MM Pipeline Bridgeは，そのMasterとSlaveの間にレジスタを挿入します．SOPC Builder systemにおいて，register-to-register delay（レジスタ間データ遅延）がsystem interconnect fabric内で生じた場合に，pipeline bridgeを入れることで遅延を削減し，fMAXを満足するようにできるかもしれません．
分離される信号は以下のとおり．

• MsterからSlaveへの信号（address，write data，control signals）
• SlaveからMsterへの信号（read data，waitrequest(Optional)）

# かなり意訳．レイテンシ増加はあるだろうが，レジスタを挟むのでtiming解析の視点では遅延時間短縮が図れる．

Avalon-MM pipelineを使うことで，トポロジー制御を，pipelineステージを追加することなく行える．pipelineを生成させないためには，"Pipeline Options"を全てノーチェックとする．

★caution
レイテンシ無しのpipeline bridgeは，パイプライン読み出しをサポートしているSlaveには使用できません．

A pipeline bridge with no latency cannot be used with slaves that support pipelined reads.

もしSlaveが読み出しレイテンシを有さないのであれば，パイプラインステージ無しでは接続できません．なぜならば，pipeline bridgeのslaveポートは，"read data valid"信号を有するためです．パイプライン読み出しコンポーネントは，読み出しレイテンシ無しにはできません．

[Pipeline options] Pipeline Stages and Effects on Latency
以下の三種類の信号グループに対して，レジスタを挟むかどうかを指示します．

• Insert one pipeline stage for master-to-slave signals
  (address, writedata, write, read, byteenable, chipselect, burstcount(optional))
• Insert one pipeline stage for slave-to-master signals
  (readdata, readdatavalid)
• Insert one pipeline stage for waitrequest signals
  (waitrequest)

pipeline stageを挿入した際の影響は以下のとおり．

• 各方向で，1サイクルだけレイテンシが増加する．
• Bridgeのmaster側の書き込み転送は，Bridgeのslave側の書き込み転送から切り離される（decoupled）．
  ∵Avalon-MM Write転送はslaveからのACKを待たないので．
• waitrequestレジスタステージを含めると，waitrequest信号がアサートされたときに，master-to-slave信号のレイテンシが追加で１サイクル増加します．

Burst Support
Bridgeは，設定可能な最大burst長で，burstをサポートします．burstサポートと設定したとき，最大burst長を上限として，master-slave間でburstを伝えます．
burstサポートを無効にした場合は，burst lengthを１とすることと等価です．この場合，system interconnect fabricは自動的にmaster-to-bridge burstをシーケンシャルな個々の転送に展開します．

注意事項

英語力の弱い人が適当に訳しています．
自分では意味がわかるようにとれたものと，そうでないものとがあります．概要理解の参考にしていただければ幸いですが，オリジナルの英文を参照されることを強く推奨いたします．
また，自分なりに理解して解説したり，参照した資料などへのリンクも記述していますが，ALTERA社の検閲は入っておりません．各自自己責任においてご利用ください．
入門者の敷居を下げるべく，説明文の誤り指摘や修正案等のコメントをいただけますと幸いです．

[Altera][QSF] OUTPUT_ENABLE_GROUP

Syntax

set_instance_assignment -name OUTPUT_ENABLE_GROUP -to <to> -entity <entityname> <value>

Description

output enable group numberを指定したノードに設定します．

このオプションをONにすることは，Vref入力や双方向端子が存在するときに，Fitterに，指定されたノードをVrefグループで駆動される端子数の最大数の要求を違反しないため，output enable groupとして見るように伝えます．

双方向端子において，Fitterは全ての可能なピンを決定します．このことは，どの双方向ピンも，VREFグループ内の全ての双方向ピンのOutputEnable時に"in"として駆動されないときに，潜在的に"out"に駆動されることをさします．

For bidirectional pins,
 the Fitter determines all possible pins
  that may potentially drive out
   when any bidirectional pin is driving in by looking at the output enable of all the bidirectional pins in the VREF group.

この挙動は，Vrefグループが出力の最大数を上回る結果となり，フィットしない結果となる．'Output Enable Group'オプションを有効にすることは，ユーザに，指定したピンに対してoutput enable groupを指定することを許可します．このように，ユーザはデザイン内のピンが同時に"in"と"out"に駆動されるかを指定することを許可します．

Fitterは，Output Enable Groupを指定されることで，pinが分割されたOutput Enable Groupである時か，Output Enable Groupではない時に，pinが潜在的にoutputであることのみ考えます．どんなpinも"in"に駆動されないときに，VREFグループ内のoutputとなる総数を下げることができます．

結果的に，Fitterは双方向ピンの潜在的なoutput総数を数えない．また，法的な範囲（in the legal range）でのVREFグループのoutput数を数えない．

ユーザは，FitterがVREFグループのピンのoutput enable groupを検出できなかったときに，このオプションを onにするべきでしょう．例えば，Output Enableがステートマシンや組み合わせ回路から来るときが該当します．VREFグループが保障するoutput数に関する詳細な情報について，デバイスファミリのデータシートを参照ください．AlteraのWEBサイトのLiteratureセクションにあります．

Type

Integer

Device Support

省略．Cyclone1,2,3 と Stratix系は大丈夫でしょう

Notes

This assignment supports wildcards.

注意事項

英語力の弱い人が適当に訳しています．自分では意味がわかるようにとれたものと，そうでないものとがあります．概要理解の参考にしていただければ幸いですが，オリジナルの英文を参照されることを強く推奨いたします．

11. 名前つきblockとtaskの無効化 ～ Disabling of named blocks and tasks 'disable'文は，Verilog HDLの手続き上の記述の構造化された本質を維持している間，併発してアクティブな手続きの実行(activity)を終了することに関する能力を与えます．

disable文は，taskの命令を全て実行する前に終了させることや，loop文からのbreakすることや，loop文のほかの反復とともに連続するため命令をスキップすること，のメカニズムを与えます．ハードウェア割込みやglobal resetのような例外状態をハンドリングするのに有用です．

disable_statement ::= (From Annex A - A.6.5)
    disable hierarchical_task_identifier ;
  | disable hierarchical_block_identifier ;

それぞれの様式のdisable文は，taskまたは名前付けされたブロックを終了します．処理は，blockに続く命令から，または，後のtask enabling文により再開します．また，名前つきblock内や，task内で有効になった，全ての活動(activities)は，終えられるものとします．

task enable文がネストしていて（1つのtaskがほかのtaskをenableにするような場合），一方が他方をまだenbaleにしていないならば，連鎖の中でtaskをdisableにすることは，下位の連鎖全てのtaskをdisableにすることである．

If task enable statements are nested that is, one task enables another,
 and that one enables yet another
  then disabling a task within the chain
   shall disable all tasks downward on the chain.

taskが1回以上enableにされるならば，そのようなtaskを無効にすることは，そのtaskの全ての起動が無効にされるものとします．（disableのqueingされたものが全て消える，という意味かしら??）

If a task is enabled more than once, then disabling such a task shall disable all activations of the task.

taskがdisableにされるなら，taskによって開始されるかもしれない以下の活動（activities）の結果は定義されません:

• output引数とinout引数の結果
• スケジューリングされたけれども実行されていないノンブロッキング代入
• 手続き型連続代入（assign文とforce文）

disbale文は，disable文に含まれる，特殊なblockやtaskをdisableするのに，blockとtask内で使えます．disbale文は，function内の名前つきblockをdisableにすることができます．function内のdisable文があるところでは，blockかtaskをdisableにします．この挙動は未定義です．

automatic task中に，automatic taskまたはblockを無効化することは，タスクのすべての同時発生の実行のための通常のタスクのように続きます．（意味わからん）

Disabling an automatic task or a block inside an automatic task 
It proceeds as for regular tasks for all concurrent executions of the task.

例1) 本例は，blockが自身をdisableする方法を示します．

begin : block_name
  rega = regb;
  disable block_name;
  regc = rega; // この代入は実行されることはない．
end

例2) 本例は，disable文を，名前つきblockで，前方goto文と似たように使うことを示します(意訳)．disable文の後の，次の命令文は，名前つきblockに続くものとなります．

begin : block_name
  ...
  ...
  if (a == 0)
    disable block_name;
  ...
end // 名前つきblockの終端
// 名前つきblockの後のコードから継続実行する
  ...

例3) この例は，taskからの早期returnのように使うdisable文を示します．しかし，diable文を使ってtask自身をdisableにすることは，プログラミング言語で見つけるようなreturn文のための速記（short-hand）ではありません．

task proc_a;
begin
  ...
  ...
  if (a == 0)
    disable proc_a; // trueであれば返る．
  ...
  ...
end
endtask

例4) この例は，C言語のcontinue/break文の2つと同じように使うdisable文を示します．例は，名前つきblockが，ループカウンタがnに達するまで繰り返すか，変数aがbの値にセットされるまで実行される，制御コードを示します．名前つきブロック"break"は，a==bになるまで実行するようなコードを含んでいます．このポイントでは，"disable break;"文が，blockの実行を終了します．名前つきブロック"continue"は，for loopのそれぞれの繰り返しを実行するコードを含んでいます．毎回，このコードは"disable continue;"命令をh実行し，"continue"blockを終了します．そして，次のfor loopの反復処理へ移ります．

"continue"blockの反復制御には，命令文セットは，a!=0であれば実行する．他の命令セットは，a!=bであれば実行する．（訳注：要はこの文だけ．）

begin : break
  for (i = 0; i < n; i = i+1) begin : continue
    @clk
      if (a == 0) // "continue" loop
        disable continue;
      <statements>
      <statements>
    @clk
      if (a == b) // "break" from loop
        disable break;
      <statements>
      <statements>
  end
end

例5) この例は，resetイベントが起きたときの，タイミング制御とtask"action"を同時実行を無効にするdisable文を示します．？ being used to disable concurrently a sequence of timing controls and the task action, when the reset event occurs.

例は，"event_expr"と名づけられたシーケンシャルブロックと，イベント"reset"の発生を待つdisable文とから成るfork/join blockを示します．シーケンシャルブロックと，reset待ちとは，並行して実行します．"event_expr"ブロックは，イベント"ev1"とイベント"trig"の三回の発生を待ちます．これら４つのイベントが生じて，さらに'd'時間単位経過したときに，task"action"が実行します．イベント"reset"がおきたとき，シーケンシャルブロック内のイベントにかかわらず，task"action"を含めて，fork/joinブロックは終了します．

fork
  begin : event_expr
    @ev1;
    repeat (3) @trig;
    #d action (areg, breg);
  end
  @reset disable event_expr;
join

例6) 次の例は，再トリガ可能な単安定のビヘイビア記述の例です．名前がつけられた"retrig"イベントは，単安定時間周期で再開します．"retrig"が，250時間単位以内で起こり続けていると，Qは1となります．

always begin : monostable
  #250 q = 0;
end

always @retrig begin
  disable monostable;
  q = 1;
end

（個人的まとめ）
diable/continue文は，シミュレーションモデルで使うと効果的かもしれない．ハードウェア記述で使うのはナンセンスだろう．（合成できるかどうかも怪しいか． パラメータを使ってコンパイル時にのみインスタンスを複数生成することなんかには使えそう．）

[Altera][TSR] derive_pll_clocks

Usage

derive_pll_clocks [-create_base_clocks] [-use_tan_name]

Options

-create_base_clocks

Creates base clocks on input clock ports of the design that are feeding the PLL

-use_tan_name

Use net names as clock names

Description

デザイン内のPLLか同様のリソースを特定し，そのクロック出力端子をgenerated clockとして生成します．複数のgenerated clockが，PLLがクロックスイッチ切り替えを使っているのであれば，各クロック出力端子毎に作られるでしょう．（１つは入力クロック端子inclk[0]，一方はinclk[1]入力クロック端子）．

デフォルトでは，このコマンドはPLLを駆動する入力クロックポートに基準クロック（base clock）を作りません．By default this command does not create base clocks on input clock ports that are driving the PLL. "create_base_clocks"オプションを使うとき，"derive_pll_clocks"もまたPLLを駆動する入力クロックポート上の基準クロックを作ります．When you use the create_base_clocks option, derive_pll_clocks also creates the base clock on an input clock port deriving the PLL.このオプションは既存のクロックを上書きしません．デフォルトでは，クロック名は出力クロック端子名と同じになります．ネット名を使う（同じ名前は，クラシックなTiming Analyzerが使います）ためには，"-use_tan_name"オプションを使用してください．

Example

project_open top
create_timing_netlist

# Create the base clock for the input clock port driving the PLL
create_clock -period 10.0 [get_ports sysclk]

# Create the generated clocks for the PLL.
derive_pll_clocks
update_timing_netlist

# Other user actions
report_timing
delete_timing_netlist
project_close

注意事項

英語力の弱い人が適当に訳しています．自分では意味がわかるようにとれたものと，そうでないものとがあります．概要理解の参考にしていただければ幸いですが，オリジナルの英文を参照されることを強く推奨いたします．

[Altera][TSR] get_pins

Usage

get_pins [-compatibility_mode] [-hierarchical] [-no_duplicates] [-nocase] [-nowarn] <filter>

Options

Description

デザイン内のピンのコレクションを返します．コレクション内の全てのピン名は，指定パターンとしてマッチします．ワイルドカードは，一度に複数のピンを選択するのに使えます．

このコマンドでは，以下の３つのTcl文字列マッチング方法があります．

• デフォルトの方法
• "-hierarchical"オプションを使う方法
• "-compatibility_mode"オプションを使う方法

デフォルトでは，１階層レベルを分割するために，次から'|'が使われます．特殊文字として扱われ，ワイルドカードにあわせる文字列マッチング実行時に，考慮に入れられます．

デフォルトマッチングスキームが有効なとき，指定されたパターンは絶対ピン名（absolute pin names）（全体の階層パスを含んだ名前）に対してマッチングされます．

パターン内の全ての階層レベルはレベルごとにマッチングされます．書式"|"のピン名は，マッチングに使われます．全cell名（full cell name）は，階層を考慮するために，複数のパイプ文字'|'を含めることに注意してください．

どんな含まれたワイルドカードも，たった1階層レベルしか参照しません．例えば，"*|*"と"*|*|*"は，それぞれ最も高い階層レベルと2番目の階層レベルとを参照するので，異なるコレクションを提供します．

"-hierarchical"マッチングスキームを使うとき，パイプ文字'|'は，特殊文字として扱われ，文字列マッチングの実行時に適用されます．このマッチングスキームは，階層構造を通して強制的に再帰的にに実行します．
指定されたパターンは関係するピンに対してマッチングされる．（どんな階層構造情報も含まれない，直接名（immediate name））
様式"|"のピン名がマッチングに使われます．"short cell name"は，パイプ文字（'|'）を含んではいけないことに注意してください．どのような含まれているワイルドカードも，関連するピン名にマッチするように拡張されます．
例えば，"*" と "*|*" は，前者が後者に拡張されるので，性格に同じピンにマッチします．

"-compatibility_mode"マッチングスキームは，全て，絶対的なピン名に対して（for full, absolute pin names.）Classic timing analyzerの文字列マッチング挙動を模擬します．

パイプ文字（'|'）は，ワイルドカードと使ったときに特殊文字として扱われません．デフォルトマッチングスキームは，ピンのみだけではなく，それらのピンから複製されたピンも返します．（前者のピンから，Quartusによって自動生成されるピンを参照ください（どこかにリンクしてるのかな））

複製されたピンを含めないようにするには，"-no_duplicates"オプションを使ってください．特定の型のコレクションを生成するのに使うwildcardのTcl list，または，TimeQuestextension置換規約が必要です．詳細は，"use_timequest_style_escaping"を参照ください．

Example

# Get regout pin of "reg" cell
get_pins -nocase reg|regout

# Create a collection of all pins of "reg" cell
get_pins reg|*

# Create a collection of all pins on the highest hierarachical level
set mycollection [get_pins *]

# Output pin names.
foreach_in_collection pin $mycollection {
  puts [get_pin_info -name $pin]
}

# Create a collection of all pins in the design
set fullcollection [get_pins -hierarchical *]

# Output pin IDs and names.
foreach_in_collection pin $fullcollection {
  puts -nonewline $pin
  puts -nonewline ": "
  puts [get_pin_info -name $pin]
}

注意事項

英語力の弱い人が適当に訳しています．自分では意味がわかるようにとれたものと，そうでないものとがあります．概要理解の参考にしていただければ幸いですが，オリジナルの英文を参照されることを強く推奨いたします．