fpga(跡地)

[Altera][TSR] set_max_delay

Usage

set_max_delay [-fall_from <names>] [-fall_to <names>] [-from <names>] [-rise_from <names>] [-rise_to <names>] [-through <names>] [-to <names>] <value>

Options

-fall_from

Valid source clocks (string patterns are matched using Tcl string matching)

-fall_to

Valid destination clocks (string patterns are matched using Tcl string matching)

-from

Valid sources (string patterns are matched using Tcl string matching)

-rise_from

Valid source clocks (string patterns are matched using Tcl string matching)

-rise_to

Valid destination clocks (string patterns are matched using Tcl string matching)

-through

Valid through nodes (string patterns are matched using Tcl string matching)

-to

Valid destinations (string patterns are matched using Tcl string matching)

Time Value

Description

与えられたpathの，最大遅延（maximum delay）例外を与えます．最大遅延は，inputまたはoutput遅延を指定せずに，input portまたはoutput portに（遅延を）適用することを除いて，setupの関係(ラッチクロックエッヂ*1 － ラウンチクロックエッヂ*2)を変更することに似ています．

最大遅延は，いつもどのようなclock delayとも関係します（ソースまたはデスティネーションがレジスタである場合）し，どのようなinputまたはoutput delayとも関係します（ソースまたはデスティネーションがportである場合）．

その結果，データ到着時間にinput delayとclockレイテンシが加算されます．clockレイテンシもまた，データ要求時間に加算され，output delayはデータ要求時間から減算されます．"-from"と"-to"の値は，デザイン内のclock・register・port・pin・cellのコレクションです．"-from"または"-to"の値が指定されない場合，コレクションは自動的に"[get_keepers *]"に変換されます．指定されないコレクションの片方が，クロックのコレクションである場合，クロックコレクションとして明示的に，この（省略された）コレクションを指定することは，より効果的であることに注意するべきです．．（しかし，クロックのコレクションもまた，希望した設定を生成するのみであれば．）

（後略rise/from/toの説明は，ほとんどのコマンドに存在し，説明も同様．）

Example

# Apply a 10ns max delay between two unrelated clocks
set_max_delay -from [get_clocks clkA] -to [get_clocks clkB] 10.000

# Apply a 2ns max delay for an input port (TSU)
set_max_delay -from [get_ports in[*]] -to [get_registers *] 2.000

# Apply a 2ns max delay for an output port (TCO)
set_max_delay -from [get_registers *] -to [get_ports out[*]] 2.000

# Apply a 2ns max delay for an input port to an output port (TPD)
set_max_delay -from [get_ports in[*]] -to [get_ports out[*]] 2.000

# Apply a 2ns max delay for an input port only to nodes driven by
# the rising edge of clock CLK
set_max_delay -from [get_ports in[*]] -rise_to [get_clocks CLK] 2.000

注意事項

英語力の弱い人が適当に訳しています．自分では意味がわかるようにとれたものと，そうでないものとがあります．概要理解の参考にしていただければ幸いですが，オリジナルの英文を参照されることを強く推奨いたします．