fpga(跡地)

[Altera][Q2HB][IP] Video Sync Generator

refer to: "Volume 5: Embedded Peripherals", "Section IV. Peripherals", "23. Video Sync Generator and Pixel Converter Cores"

Core Overview

video sync generator coreはRGBフォーマットのピクセルデータの連続したストリームを許容し，適切なタイミングでoff-chipのDisplayコントローラにデータを出力します．

"pixel converter core"は，ピクセルデータをvideo sync generatorコアが要求するデータフォーマットに変換します．
（訳注：使用想定図を貼り付けましょう．．）Avalon-MM経由でSG-DMAがデータを吸い上げ，Avalon-STとしてFIFOに吐き出し．FIFO（32bit）からPixel Converter（32bit->24bit）を経由して，DataFormatAdapterへ．そこで8bit x 3beatに変換されて，VideoSyncGenに流れ込む．

Instantiating the Core in SOPC Builder

Parameter

Signals

Global Signals

Avalon-ST Signals

LCD Output Signals

注意事項

英語力の弱い人が適当に訳しています．
自分では意味がわかるようにとれたものと，そうでないものとがあります．概要理解の参考にしていただければ幸いですが，オリジナルの英文を参照されることを強く推奨いたします．
また，自分なりに理解して解説したり，参照した資料などへのリンクも記述していますが，ALTERA社の検閲は入っておりません．
入門者の敷居を下げるべく，説明文の誤り指摘や修正案等のコメントをいただけますと幸いです．

[Altera][Q2HB] Data Format Adapter(DFA)

Component Overview

データ信号の定義が異なるインタフェースをハンドルします．このコンポーネントがよく用いられるのは，バス幅の適応です．例えば，２つの8bit/symbolのドライブインタフェースから，４つの8bit/symbolのドライブインタフェースへ変換します．

• souceとsinkのsymbolあたりのbit数が異なるとき\接続はできません．
• souceとsinkeの１beatあたりのシンボル数が異なるとき\sourceの幅から，sinkの幅へ変換します．\インタフェースが広いほうから狭いほうへの適合であれば，入力端におけるデータのbeatは，出力端におけるデータのbeatの倍数です．\単発のbeatにて，入力エラー信号がアサートされるとき，数倍のbeatのため，出力にアサートされます．
  \インタフェースが狭いほうから広いほうへの適合の場合，単発の出力beatを埋めるために，数倍の入力beatが要求されます．そして，出力エラーは入力エラーの論理和が出力されます．

Instantiating the Timing Adapter in SOPC Builder

入力インタフェースパラメタ（Input Interface Parameters）

出力インタフェースパラメタ（Output Interface Parameters）

入出力共通（Common to Input & Output）

生成されたHDLからの情報

24bit→8bitのAvalon-ST変換を行った．module宣言部は以下のようになっている．（以降，生成されたコードの空白・コメントは変更している可能性あり．）

module lcd_dfa_pc2vgen (
  // Interface: clk
  input              clk,
  input              reset_n,
  // Interface: in
  output reg         in_ready,
  input              in_valid,
  input      [23: 0] in_data,
  input              in_startofpacket,
  input              in_endofpacket,
  input      [ 1: 0] in_empty,
  // Interface: out
  input              out_ready,
  output reg         out_valid,
  output reg [ 7: 0] out_data,
  output reg         out_startofpacket,
  output reg         out_endofpacket,
  output reg         out_empty
);

ざっとみたところ，Interface入力は全てDFFで受けて，その信号をロジックで参照してステートマシンを蹴っているように見える．また，入力データのempty信号も参照し，（この場合は）3beat→1beatへの変換を行っている．入力が24bit（8bit x 3/beat）できたものを，8bit（8bit x 1/beat x 3）へ変換する．
→クロックは特に変化せず，変わるのはデータレートのみ． 入力インタフェースで，Sourceに対してNot Readyを示し，フロー制御を行う．

注意事項

英語力の弱い人が適当に訳しています．
自分では意味がわかるようにとれたものと，そうでないものとがあります．概要理解の参考にしていただければ幸いですが，オリジナルの英文を参照されることを強く推奨いたします．
また，自分なりに理解して解説したり，参照した資料などへのリンクも記述していますが，ALTERA社の検閲は入っておりません．
入門者の敷居を下げるべく，説明文の誤り指摘や修正案等のコメントをいただけますと幸いです．

[Altera][Q2HB] Avalon Streaming Interconnect Components

Component Overview

refer to: "Volume 4: SOPC Builder, Section III. Interconnect Components, Chapter 12, Avalon Streaming Interconnect Components"

readyレイテンシが異なる，source/sinkインタフェースに対応します．timing adapterは，ready信号とvalid信号を除いた全ての信号をペイロードのように処理し，souceからsinkへ単純に駆動します．タイミングアダプタの挙動を以下に記します．

• source:ready, sink:not ready (データ入力がこない)\sourceはbackpressureを返しますが，sinkは応答する必要がない．sourceインタフェースへのready入力は論理１に直結される．
• source:not ready, sink:ready （出力先busy?）\sink(取り込み側)はbackpressureが適用されるが，sourceは応答できない．sourceはvalidだがsinkがnot readyのときに，アダプタが妨げてデータロスをさせないための機能はない．アダプタはシミュレーション時のエラーメッセージを提供し，データが恒常的に失われるならばエラーを示す．\ユーザーがwarningの存在を確認し，接続を許可される．
• source/sinkともにbackpressure対応, soureよりsinkのreadyレイテンシのほうが大きい．(入力が遅い)\souce(排出側)がreadyアサートやデアサートへ応答するのは，sinkがreadを要求するよりも早い．sourceとsinkの，readyサイクルが同じに見えるようにするために，readyレイテンシの差に等しいパイプラインステージ数が，sink backからsouceへのreadyパスに挿入される．
• source/sinkともにbackpressure対応, soureよりsinkのreadyレイテンシのほうが小さい．(出力しきれない)\souce(排出側)が，sinkの条件を満たしてreadyアサートやデアサートへ応答するのは不可能．readyレイテンシの差に等しい深さのバッファが，sourceが時間内に応答できないことを補うために挿入される．\# あふれないか？

Instantiating the Timing Adapter in SOPC Builder

• Input Interface Parameters
  • Support Backpressure with the ready signal\Checkすると，backpressure機能を追加する．
  • Ready Latency\ready信号が使われるとき，この値はready信号がアサートされたときとvalid dataが駆動されたときの間のサイクル数をさします．
  • Include valid signal\valid信号を含むときにCheckしてください．これをoffにすることは，データ受信が常に許可となることを意味します．
• Output Interface Parameters
  • Support Backpressure with the ready signal\Checkすると，backpressure機能を追加する．
  • Ready Latency\ready信号が使われるとき，この値はready信号がアサートされたときとvalid dataが駆動されたときの間のサイクル数をさします．
  • Include valid signal\valid信号を含むときにCheckしてください．これをoffにすることは，データ送出が常に許可となることを意味します．
• Common to Input and Output Interfaces
  • Channel Signal Width (bits)\チャネルsignalの幅を入力します．4つのチャネル幅は16チャネルまで許容します．チャネル信号の最大幅は8bitです．チャネル未使用時は０をセットしてください．
  • Max Channel\インタフェースがサポートするチャネル数の最大値をセットしてください．値は０～２５５が有効です．
  • Data Bits Per Symbol\シンボルあたりのビット数を入力します．
  • Data Symbols Per Beat\有効な転送ごとのシンボル数を入力します．
  • Include Packet Support\インタフェースがパケットプロトコルをサポートするときにonにしてください．
  • Include Empty Signal\endofpacket信号を含んだ，サイクル中のemptyシンボル数を指定するためにこの信号を使えます．number of symbols per beatが１なら不要です．
  • Error Signal Width (Bits)\エラー信号の幅を入力します．有効な値は０～３１bitです．未使用時は０としてください．
  • Error Signal Description\エラービットそれぞれの記述を入力します．記述フィールドはセミコロンで分割します．接続が作られるためには，sourceとsinkのエラービットの記述が合致しなければなりません．ビットが不整合とすることのできる適合については，12-9の"Error Adapter"を参照ください．

Refer to “Error Adapter” on
page 12-9 for the adaptations that can be made when the bits do not
match. Lissy: I wrote this using common sense. Please check.

★pdf化前のreviewメモが残されている気がする．

注意事項

英語力の弱い人が適当に訳しています．
自分では意味がわかるようにとれたものと，そうでないものとがあります．概要理解の参考にしていただければ幸いですが，オリジナルの英文を参照されることを強く推奨いたします．
また，自分なりに理解して解説したり，参照した資料などへのリンクも記述していますが，ALTERA社の検閲は入っておりません．
入門者の敷居を下げるべく，説明文の誤り指摘や修正案等のコメントをいただけますと幸いです．

[Altera][Q2HB][IP] Scatter-Gather DMA Controller Core(SG-DMA)

Component Overview

refer to: Section IV. Peripherals Chapter 21, Scatter-Gather DMA Controller Core

以下のデータ転送を行うことができる．

• メモリ→メモリ転送
• データストリーム→メモリ
• メモリ→データストリーム

不連続なメモリアドレスでも，転送用のデスクリプタを与えることで自発的に転送を行う．NiosII processorに対しては，HALシステムライブラリから，ドライバが提供されており，提供ドライバを使うことで当コアへのアクセスができる．

機能説明省略

Instantiating the Core in SOPC Builder

MegaWizardを使うことでインスタンス化（具体化）する．

SG-DMAコアは，システム内で高スループットを保障するためには，高い優先度が他のコンポーネントよりも高く（IRQの値を低く）すべきである．

Software Programming Model

• altera_avalon_sgdma_regs.h\コアレジスタマップの定義．low-levelアクセスのときに参照されたい．
• altera_avalon_sgdma.h\bufferコントロール・ステータス制御用API，ビットフィールド定義？
• altera_avalon_sgdma.c\SG-DMA制御コアの関数定義と実装．
• altera_avalon_sgdma_descriptor.h\コアのデスクリプタ定義．low levelでハードアクセスするためのシンボル・ビットフィールドなどの定義．

注意事項

英語力の弱い人が適当に訳しています．
自分では意味がわかるようにとれたものと，そうでないものとがあります．概要理解の参考にしていただければ幸いですが，オリジナルの英文を参照されることを強く推奨いたします．
また，自分なりに理解して解説したり，参照した資料などへのリンクも記述していますが，ALTERA社の検閲は入っておりません．各自自己責任においてご利用ください．
入門者の敷居を下げるべく，説明文の誤り指摘や修正案等のコメントをいただけますと幸いです．

[Altera][Q2HB][IP] Avalon-MM Pipeline Bridge

Component Overview

Avalon-MM Pipeline Bridgeは，そのMasterとSlaveの間にレジスタを挿入します．SOPC Builder systemにおいて，register-to-register delay（レジスタ間データ遅延）がsystem interconnect fabric内で生じた場合に，pipeline bridgeを入れることで遅延を削減し，fMAXを満足するようにできるかもしれません．
分離される信号は以下のとおり．

• MsterからSlaveへの信号（address，write data，control signals）
• SlaveからMsterへの信号（read data，waitrequest(Optional)）

# かなり意訳．レイテンシ増加はあるだろうが，レジスタを挟むのでtiming解析の視点では遅延時間短縮が図れる．

Avalon-MM pipelineを使うことで，トポロジー制御を，pipelineステージを追加することなく行える．pipelineを生成させないためには，"Pipeline Options"を全てノーチェックとする．

★caution
レイテンシ無しのpipeline bridgeは，パイプライン読み出しをサポートしているSlaveには使用できません．

A pipeline bridge with no latency cannot be used with slaves that support pipelined reads.

もしSlaveが読み出しレイテンシを有さないのであれば，パイプラインステージ無しでは接続できません．なぜならば，pipeline bridgeのslaveポートは，"read data valid"信号を有するためです．パイプライン読み出しコンポーネントは，読み出しレイテンシ無しにはできません．

[Pipeline options] Pipeline Stages and Effects on Latency
以下の三種類の信号グループに対して，レジスタを挟むかどうかを指示します．

• Insert one pipeline stage for master-to-slave signals
  (address, writedata, write, read, byteenable, chipselect, burstcount(optional))
• Insert one pipeline stage for slave-to-master signals
  (readdata, readdatavalid)
• Insert one pipeline stage for waitrequest signals
  (waitrequest)

pipeline stageを挿入した際の影響は以下のとおり．

• 各方向で，1サイクルだけレイテンシが増加する．
• Bridgeのmaster側の書き込み転送は，Bridgeのslave側の書き込み転送から切り離される（decoupled）．
  ∵Avalon-MM Write転送はslaveからのACKを待たないので．
• waitrequestレジスタステージを含めると，waitrequest信号がアサートされたときに，master-to-slave信号のレイテンシが追加で１サイクル増加します．

Burst Support
Bridgeは，設定可能な最大burst長で，burstをサポートします．burstサポートと設定したとき，最大burst長を上限として，master-slave間でburstを伝えます．
burstサポートを無効にした場合は，burst lengthを１とすることと等価です．この場合，system interconnect fabricは自動的にmaster-to-bridge burstをシーケンシャルな個々の転送に展開します．

注意事項

英語力の弱い人が適当に訳しています．
自分では意味がわかるようにとれたものと，そうでないものとがあります．概要理解の参考にしていただければ幸いですが，オリジナルの英文を参照されることを強く推奨いたします．
また，自分なりに理解して解説したり，参照した資料などへのリンクも記述していますが，ALTERA社の検閲は入っておりません．各自自己責任においてご利用ください．
入門者の敷居を下げるべく，説明文の誤り指摘や修正案等のコメントをいただけますと幸いです．