fpga(跡地)

[SOPC][UG][IP] DDR_SDRAM_HP

refer to:"DDR and DDR2 SDRAM High-Performance Controller User Guide (ug_ddr_ddr2_sdram_hp.pdf)"

注意事項（document内部から場所を問わず抜粋）

論理合成時には，あらかじめTcl制約スクリプトを実行しておく必要がある．

ライセンス制約

OpenCore Plus Evaluationの場合：
time-limited device programming fileを生成する．このため，"Tethered"または"Untethered"による実行となる．時間制限にのみ縛られる場合*1か，JTAGケーブルにより接続されている状態が維持されている必要があります．

Functional Description

Signals

Creating A Simulation Testbench Environment

注意事項

英語力の弱い人が適当に訳して抜粋，補強しています．
あやしいな，と思ったらご指摘いただけますと幸いです．
なお，オリジナルの英文を参照されることを強く推奨いたします．

[SOPC][IP] PLL

refer to:"Volume 5: Embedded Peripherals"，"Section VI. Clock Control Peripherals", "31. PLL Core"

Core Overview

Avalon-MM I/Fをもつ，Stratixシリーズ/Cycloneシリーズ搭載のオンチップPLLコアである．PLLコンポーネントは，Mega FunctionのALTPLLを用いており，ラッパーコアとなる．SOPC Builderから実装するメリットとしては，status/control signalをMMレジスタからアクセス・参照することができる．

用途は，システム全域のクロック生成・モジュールの一部に供給するクロックの生成，である．

Function Description

PLL Status and Control Signals

ALTPLL Mega Fuctionはパラメタライズされていることから，ステータス・コントロール信号は可変長となる．所望のステータス信号・コントロール信号をSOPC Builder systemモジュール外に出すことができる．排他的に，Avalon-MM レジスタ経由でアクセスができる．

設定方法は，Instantiating the Core in SOPC Builderを参照のこと．

System Reset Considerations

FPGAのコンフィレグレーションにおいて，PLLコアは自動的にリセットします．PLLに与えられたリセット回路は，SOPC Builder systemモジュール全域へのリリースを解除する前に，PLLがロックすることを保障します．

注：PLLをリセットすることは，関連するSOPC Builder system moduleをリセットします．

Instantiating the Core in SOPC Builder

PLLコアは，ALTPLL Mega Functionを用いています．MegaWizardインタフェースを用いて，ユーザがステータス・コントロール信号の接続を指定します．
"PLL Setting"にて，ALTPLL MegaWizardを起動します．ここで，[1]Parameter Settingの"Inputs/Lock"ページで，"Lock output"グループに， Create "locked" outputチェックボックスがあります．これにチェックを入れると，PLL lock状態の信号が，SOPC Buidlerシステムモジュールのtop level moduleに出力されます．

その後，"Interface Page"にて，それの信号を出力する先を選択することができます．（registerかexportか）

※aresetは，PLLのみをリセットするのではなく，SOPC Builder system module全域をリセットします．

注意事項

英語力の弱い人が適当に訳して抜粋，補強しています．
あやしいな，と思ったらご指摘いただけますと幸いです．
なお，オリジナルの英文を参照されることを強く推奨いたします．

[Altera][MAVA]Avalon-MMの仕様

referto: mnl_avalon_spec.pdf

Signals

Avalonシステムでは，全ての信号はアクティブ-Highとなっている．postfixが"-n"と表記している信号は，アクティブ-Lowとして参照が可能な信号である．

基本的な信号

Wait-state信号

サンプルのチャートをみると，masterからのreadrequest/writerequestがアサートされたときに脊髄反射する必要があるみたい．コンポーネント自身がデータの準備ができていない場合に，デアサートしておいたほうが無難かもしれん．masterが常にwaitrequestを受けていても問題が無いかはわからんけど．

# 参照していないだろうし大丈夫かなぁ

Pipeline Signals

Burst Signals

Flow Control Signals

Reset Signals

Slave Interface Properties

waitrequest信号が含まれる場合は未使用となる．|

注意事項

英語力の弱い人が適当に訳して抜粋，補強しています．
あやしいな，と思ったらご指摘いただけますと幸いです．
なお，オリジナルの英文を参照されることを強く推奨いたします．

11. 名前つきblockとtaskの無効化 ～ Disabling of named blocks and tasks

'disable'文は，Verilog HDLの手続き上の記述の構造化された本質を維持している間，併発してアクティブな手続きの実行(activity)を終了することに関する能力を与えます．

disable文は，taskの命令を全て実行する前に終了させることや，loop文からのbreakすることや，loop文のほかの反復とともに連続するため命令をスキップすること，のメカニズムを与えます．ハードウェア割込みやglobal resetのような例外状態をハンドリングするのに有用です．

disable_statement ::= (From Annex A - A.6.5)
    disable hierarchical_task_identifier ;
  | disable hierarchical_block_identifier ;

それぞれの様式のdisable文は，taskまたは名前付けされたブロックを終了します．処理は，blockに続く命令から，または，後のtask enabling文により再開します．また，名前つきblock内や，task内で有効になった，全ての活動(activities)は，終えられるものとします．

task enable文がネストしていて（1つのtaskがほかのtaskをenableにするような場合），一方が他方をまだenbaleにしていないならば，連鎖の中でtaskをdisableにすることは，下位の連鎖全てのtaskをdisableにすることである．

If task enable statements are nested that is, one task enables another,
 and that one enables yet another
  then disabling a task within the chain
   shall disable all tasks downward on the chain.

taskが1回以上enableにされるならば，そのようなtaskを無効にすることは，そのtaskの全ての起動が無効にされるものとします．（disableのqueingされたものが全て消える，という意味かしら??）

If a task is enabled more than once, then disabling such a task shall disable all activations of the task.

taskがdisableにされるなら，taskによって開始されるかもしれない以下の活動（activities）の結果は定義されません:

• output引数とinout引数の結果
• スケジューリングされたけれども実行されていないノンブロッキング代入
• 手続き型連続代入（assign文とforce文）

disbale文は，disable文に含まれる，特殊なblockやtaskをdisableするのに，blockとtask内で使えます．disbale文は，function内の名前つきblockをdisableにすることができます．function内のdisable文があるところでは，blockかtaskをdisableにします．この挙動は未定義です．

automatic task中に，automatic taskまたはblockを無効化することは，タスクのすべての同時発生の実行のための通常のタスクのように続きます．（意味わからん）

Disabling an automatic task or a block inside an automatic task 
It proceeds as for regular tasks for all concurrent executions of the task.

例1) 本例は，blockが自身をdisableする方法を示します．

begin : block_name
  rega = regb;
  disable block_name;
  regc = rega; // この代入は実行されることはない．
end

例2) 本例は，disable文を，名前つきblockで，前方goto文と似たように使うことを示します(意訳)．disable文の後の，次の命令文は，名前つきblockに続くものとなります．

begin : block_name
  ...
  ...
  if (a == 0)
    disable block_name;
  ...
end // 名前つきblockの終端
// 名前つきblockの後のコードから継続実行する
  ...

例3) この例は，taskからの早期returnのように使うdisable文を示します．しかし，diable文を使ってtask自身をdisableにすることは，プログラミング言語で見つけるようなreturn文のための速記（short-hand）ではありません．

task proc_a;
begin
  ...
  ...
  if (a == 0)
    disable proc_a; // trueであれば返る．
  ...
  ...
end
endtask

例4) この例は，C言語のcontinue/break文の2つと同じように使うdisable文を示します．例は，名前つきblockが，ループカウンタがnに達するまで繰り返すか，変数aがbの値にセットされるまで実行される，制御コードを示します．名前つきブロック"break"は，a==bになるまで実行するようなコードを含んでいます．このポイントでは，"disable break;"文が，blockの実行を終了します．名前つきブロック"continue"は，for loopのそれぞれの繰り返しを実行するコードを含んでいます．毎回，このコードは"disable continue;"命令をh実行し，"continue"blockを終了します．そして，次のfor loopの反復処理へ移ります．

"continue"blockの反復制御には，命令文セットは，a!=0であれば実行する．他の命令セットは，a!=bであれば実行する．（訳注：要はこの文だけ．）

begin : break
  for (i = 0; i < n; i = i+1) begin : continue
    @clk
      if (a == 0) // "continue" loop
        disable continue;
      <statements>
      <statements>
    @clk
      if (a == b) // "break" from loop
        disable break;
      <statements>
      <statements>
  end
end

例5) この例は，resetイベントが起きたときの，タイミング制御とtask"action"を同時実行を無効にするdisable文を示します．？ being used to disable concurrently a sequence of timing controls and the task action, when the reset event occurs.

例は，"event_expr"と名づけられたシーケンシャルブロックと，イベント"reset"の発生を待つdisable文とから成るfork/join blockを示します．シーケンシャルブロックと，reset待ちとは，並行して実行します．"event_expr"ブロックは，イベント"ev1"とイベント"trig"の三回の発生を待ちます．これら４つのイベントが生じて，さらに'd'時間単位経過したときに，task"action"が実行します．イベント"reset"がおきたとき，シーケンシャルブロック内のイベントにかかわらず，task"action"を含めて，fork/joinブロックは終了します．

fork
  begin : event_expr
    @ev1;
    repeat (3) @trig;
    #d action (areg, breg);
  end
  @reset disable event_expr;
join

例6) 次の例は，再トリガ可能な単安定のビヘイビア記述の例です．名前がつけられた"retrig"イベントは，単安定時間周期で再開します．"retrig"が，250時間単位以内で起こり続けていると，Qは1となります．

always begin : monostable
  #250 q = 0;
end

always @retrig begin
  disable monostable;
  q = 1;
end

（個人的まとめ）
diable/continue文は，シミュレーションモデルで使うと効果的かもしれない．ハードウェア記述で使うのはナンセンスだろう．（合成できるかどうかも怪しいか． パラメータを使ってコンパイル時にのみインスタンスを複数生成することなんかには使えそう．）