fpga(跡地)

待ち処理（TestBench）

Test記述時に有効. 式の評価結果が TRUEになるまで待つ．
initial文でクロックに同期して処理をさせたい場合に使うとよさそう． @(posedge CLK)で十分です．

  always #20 CLK <= ~CLK;

  initial begin
   ...
   wait( CLK==0 );
   wait( CLK==1 );
→ @(posedge CLK);
  # 2  // CLK's posedge + 2 [nSec]
   hoge <= 1;
   ...
  end

wait(式?)

前述のとおり．

@ (式?)

式の状態を待つ?立ち上がり：posedge
立ち下り：negedge
などなど...と思う．調べてないけれども使ったものだけ記述．サイトではなく仕様書を見て転記してこないと、ですね．